CTS中同步PIN如何balance

一个系统中有两个完全相同的module, 如下图。


他们的clk不同源，但是周期，相位等完全相同。OUT后边没有任何电路直接连接到IO上，要求是：两个OUT的输出要尽量相同。于是我在CTS时设置了SetIoPinAsSync true.可是结果却是两个module的结构不同，如下图

导致两个OUT输出有很大差异，如何让这两个Module的clock tree的结构一样啊?

把2个clk，group在一起，并且尽量减小clock skew
如果2个clk有一个共同的节点，可以从这个节点开始做CTS，用dynamic balance的方法平衡2个out

能不能手动干预一下啊

请问陈小编：
时钟树的dynamic balance是怎么一回事情呢?谢谢！

就是一个节点的延迟随着它的参考节点的延迟而变化，详细看cadence的EDI userguide

key word: skew group
please check UG

看一下那个tree长，频率要求不高的话，时序满足的情况下，拉长短的那个即可，手动就是增长latency了