求助，关于encounter中，placement的问题

一个设计，
由一个IP和一个verilog描述的顶层module（digit）构成

现需要在placement中，将所有的std和tie1/tie0，place在digit的内部，digit属性设置为region。
但是我每次place完之后，都会有tie0和tie1两个单元在digit的region范围之外，想加halo，但是不能对module加，只能对IP加
求助，应该怎么办?

help me，please

用fence不行吗?

都试过，没有效果，这tie0和tie1就会出去。

dingddd

别在我这里灌水，到你该去的地方。

tie cell实在placement之前还是之后加的?我建议你在placement之前把tie cell删掉，在placement做完以后再做tie cell insertion

没太明白
placementblockage呢

没设置placement blockage。
问题其实简单来说就是，把module在floorplan的时候做成region属性，placeDesign命令之后，为什么tie0和tie1两个单元会在region范围之外?

我也 不太清楚，这是怎么加的，就placeDesign一个命令下去，就发现最后的tie1和tie0在范围外。

你做个实验，把tiehi/lo在DC中例化出来，然后再试试看

我后面用createObstruct，但是为什么TIE0/TIE1还会放在OBS上?
我觉得应该是我的placeDesign的命令使用，或者place的mode设置有点问题，但是不知道怎么处理

你说的tie cell删掉是什么意思?
dc出来的网表里面就已经例化了TIE cell。

在DC syn之后，placement之前remove tie cell,然后再做placement，placement做完后再做tie cell insertion。
tie cell insertion的策略和std cell物理位置关系很大，因此这一步不建议在前端综合的时候做，应该由PR来完成

自己移动