ICC跑cts的时候，总是报std cell utilization超过100%

在place阶段，std cell utilization只有50%
在cts阶段，用下面命令:
clock_opt -only_cts -no_clock_route
就会报超过100%的错误，然后优化结束，错误信息如下：
CTS-Error: cannot insert more buffers since current utilization (101.2%) exceed the limit (99.0%)
但再运行一次这个命令却不会报这个错误，之后的std cell utilization是60%
请问可能是什么原因导致

Check 下 clock transition的大小。

clock transition，跑clock_opt之前是0.37，之后是0.3

我换了另外一个verilog和sdc，其他一样，包括所有命令
却没出现这个问题，检查过verilog文件和sdc都没问题啊

我前几天遇到同样的问题，是因为hold的uncertainty设置的太大，改小后就没事了。

build clock tree 与clock的uncertainty有关系吗?
好像没有吧