后端面试--每日一题（064）

本帖资料由 szp9912 收集提供，特此感谢，
Why clock is not synthesized in DC? why high fanout net, such as reset, is not synthesized in DC?
为什么综合时，不动clock?为什么不动某些大扇出的net，比如reset?
难度：2

因为这个 high fanout 综合和leaf cell的物理位置有关，
后端工具看的比较清楚， dc做也可以， 就是不清楚效果如何

一般dc出来的buf，PR工具都会自动remove掉的，然后重新build。

DC不考虑clock ,是把clock 认为是ideal . 只优化逻辑

icfb说的是主要原因，童殇的第二句正确，其他的回答不是本末倒置，就是答非所问
不是因为后端要删掉clock buffer，所以综合时不动它，
而是因为clock tree与leaf pin的物理位置密切相关，DC没有这些个信息，做了也不准，所以就不做了。也是因为后端知道DC给的clcok tree根本不准，所以一旦遇到，就直接删除
至于reset tree，是可做可不做，如果reset的时序很难的话，还是建议做一下，看看DC时是否可以满足时序，如果DC都满足不了，估计后端也很难做到，趁早想别的方案

有道理，

之前都不懂,
現在看就比較有感覺了！
受益良多~

那么对于reset 综合是满足不了的，怎么处理比较好呢?

就是，我们做的set信号很难满足啊！该怎么办呢?

学习了！

有道理，学习学习

详细查看set的timing路径吧，要么放宽约束条件，要么修改综合库吧，实在不行，就只有修改设计了。

讲的非常好，不过还有一点不明白：
clock tree 与leaf pin的物理位置有关，请问这个leaf pin是DFF的clock pin吗?

leaf pin是DFF的clock pin吗?
不单单指DFF的CK，应该是所有你想要做到clock tree中的认为是leaf pin的pins或ports