edi drv修正的问题

请教大家两个问题：
edi流程中，我在三个点对设计进行了优化，分别是preCTS，postCTS和postRoute，优化的内容包括了hold violation、drv和setup violation。但是我发现两个问题
1.drv在preCTS的优化后，发现在完成postCTS之后，输入timeDesign -postCTS，发现DRV又除了问题，一直到postRoute之后我一直在做drv优化，请问，这样的现象是不是正常的?
2.有时候会发现max_transition或者max_fanout没有修正，考虑会不会是我设置的drv规则不太好的原因，以及，我的设计对时序要求不高，频率只有13MhZ,有没有什么命令能够提高drv修正的effort?

edi的drv 修的不好，
drv和timing好像是分开修的， 一定要写-drv，才做drv，
13Mhz的话， drv可以relax些，比如
2~5ns trans, 都行啊
要看下库

请问，在带有pad的设计时，edi是不是对有些drv是无法修正的?
我现在遇到的问题就是在带有pad的设计，transition是无法修正的，但是没有带pad，一样的设计就没有问题。