谁能说说PT对clock gating 是怎么ckeck的？

如题。我先抛砖引玉一下，如果是分离的DFF和与门，那么PT会对与门进行setup check，和hold check. 但是由于是个与门，而不是DFF，所以 setup 和hold 用0ns来进行check。 这是不是对的?另外如果是库里的ICG，那么怎么进行check?

抛砖引玉。
对reg2icg path， 且clk source相同的情况下， PT先要分析icg的"电平触发"方式是"高"还是“低”，并结合gated clk是“正沿”还是“负沿”，根据出clk“触发沿”必须落在icg的“非活动”半周期内的条件， 计算setup和hold。

如果是集成的ICG单元，setup/hold check与latch相同
如果是自己搭的，建议在物理位置上尽量靠近，然后disable那个与门/或门的setup/hold timing check

但是，分离元件的clock gating, 相当于对与门或者或门进行setup 和 hold check， 但是为什么我看到workshop里面，这个与门或者或门的setup 或者 hold 的要求，不是0ns呢?这个非零的数值是从哪里来的?如果是DFF，这个数值当然是库里面的，但是这个与门和非门，库里没有setup 和 hold的spec阿?

自己搭的ICG是指用latch+and的clock gating，latch里面的setup/hold已经有了
如果是单独一个and/or的clock gating，一般只适用于静态（没有时序）的电路，也就不必要check timing了。如果硬要用于动态clock gating，需要自己分析enable和clock的时序关系，找到合适的setup/hold值，或者让工具自己去检查，那时是最悲观的情况。

学习中。

但是我看到PT的workshop里面，report_timing 以后，那个与门，仍然有setup 时间，这是从哪里来的?是自己事先设置要的吗?要求对clock gating 的与门进行setup 的check?