这个问题谁可以帮我回答一下，万分感谢

这是一个PT格式的时序报告，使用的是很老旧的工艺，（所以延迟都比较大，不过不影响下面的问题分析）
问题：
1）这个设计里面有时钟树吗?
2）什么原因造成的setup违反?提示：有多个不同的原因
此帖在EDACN上面发表过，感觉是一个比较经典的后端时序分析的问题，留次存照
Startpoint: ffa (rising edge-triggered flip-flop clocked by CLK)
Endpoint: ffd (rising edge-triggered flip-flop clocked by CLK)
Path Group: CLK
Path Type: max
PointFanoutCapTransIncrPath
-----------------------------------------------------------------------------
clock CLK (rise edge)0.000.00
clock network delay (propagated)4.904.90
ffa/CLK (DTC10)0.300.105.00 r
ffa/Q (DTC10)0.571.706.70 f
b (net)23.85
U7/A (IV110)0.570.006.70 f
U7/Y (IV110)1.320.847.55 r
QA (net)5032.59
U12/A (NA310)3.024.0011.55 r
U12/Y (NA310)2.474.0415.58 f
n9 (net)38.87
U17/A (NA211)2.470.0015.58 f
U17/Y (NA211)1.011.3516.94 f
n14 (net)24.87
U23/A (IV120)1.010.0016.94 f
U23/Y (IV120)0.510.3717.30 r
n13 (net)12.59
U15/A2 (BF003)0.510.0017.31 r
U15/Y (BF003)0.880.8118.12 f
n12 (net)115.61
U16/B2 (BF003)3.883.0021.12 f
U16/Y (BF003)2.460.9922.11 r
n7 (net)12.61
U10/A (AN220)2.460.0022.11 r
U10/Y (AN220)0.461.0423.15 r
n15 (net)12.63
ffd/D (DTN10)0.460.0023.15 r
data arrival time23.15
clock CLK (rise edge)10.0010.00
clock network delay (propagated)3.5013.50
ffd/CLK (DTN10)13.50 r
library setup time-1.3312.17
data required time12.17
-----------------------------------------------------------------------------
data required time12.17
data arrival time-23.15
-----------------------------------------------------------------------------
slack (VIOLATED)-10.98

擦，这不是我的后端面试--每日一题（062）吗?原封不动又被出口转内销啦！
http://bbs.eetop.cn/viewthread.p ... C%E2%A3%A8062%A3%A9

微博上没有联系上你，只有在这里请教啦，呵呵，我先看看

微博上没有联系上你，只有在这里请教啦，呵呵，我先看看

压根没做优化啊，一个cell 3ns啊，
有clock tree，而且propagated 了