violating paths的问题

1.是不是false path,比如从一个clock domain到另一个clock domain.
2.clock有没有create 正确,这条path是不是真的1个cycle.
3.reg2reg之间的组合逻辑实在是太长了,工具没有办法综合满足你条件的电路.

非常感谢

修setup的方法不多，下面几种：
1） size cell，看是不是弱驱动引起的，比如一个1X cell drive一个12X cell，当然差，
2） transition 引起的，因为transition是向下传播的，如果第一个差，后面也好不了，
而且差的transition 会引起很大的cell delay， 可以增加buffer来解决这个问题，
3） swap to LVT ， if possible，这个是对于90nm以下的design，可用lvt 来提高timing