求助关于CTS之后time报不出来的问题

请问各位大牛有没有人遇见过这样的问题，在ckSynthesis之前做timingDesign是能报出reg2reg的时序的，但是在做了ckSynthesis之后就报不出来了！确定我没设false_path！

先查下 all_analysis_views， all_setup_analysis_view , all_hold_analysis_views 是否存在，
report_clocks查下，get_propagated_clocks
report_analysis_views,
实在不行 就 freedesign， restoredesign重来吧，
set_propagte_clock [all_clocks]

setOptMode -allEndPoints true

我主要是没有搞懂为什么会出现这种情况，我搞不清楚是什么原因造成的！

bug

貌似-allEndPoints 这个option 在现在的版本中不存在，不知道你用的是哪个版本?

与allEndPoints无关。正如陈涛说的，多半是个bug.
不过我们可以深入分析一下:
path要报出来有两个绝对条件，一是物理连接没有断开，二是有timing constraint
你从下面几个方面查一下：一是clock tree中有没有断点，二是你的timing constraint是不是真的读进了。
report_timing -unconstrained可以给你一切：）

工具经常出问题的， edi最经常用个方法就是freedesign和restoredesign，
有时候倒要重新exit 重来，icc也是一样的，
-allEndpoints true是10.1的版本， 9.1的时候叫-criticalrange 1