calibre lvs 问题
时间：10-02
整理：3721RD
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本人用calibre 进行lvs，有一个模块我不想比对它里面的电路想将它变成一个黑盒子,请教大家如何处理呢。
LVS BOXMODULE_name
简单 ，可以写个empty spice
.subcktmodule_namepin1pin2 pin3 ...
.ends
试过了，这方法不可行啊
。怎么可能不行，一定是你哪搞错了
2楼的方法是可行的呀
写个empty spice:a.spi
.subcktmodule_namepin1pin2 pin3 ...
.ends
然后在top.spi中输入如下命令include a.spi
不知道这样做对不对。
加LVS BOXMODULE_name，cdl不需要改(.subck是不是空的都无所谓)
学习了，
7楼正解
网表里把相应的电路mark起来。然后在lvs文件里加一句exclude相应的电路所对应的版图cell的名字
EXCLUDE CELLcellname是DRC里面的box
即不检查该模块的drc rule，
lvs box是LVS BOXcellname ,我说的是calibre
10楼正解，版图中也需要把他平掉
EXCLUDE CELL 是drc runset里面不想检查某个cell吧
学习了，谢谢大家！
Exclude cell 只针对layout，不是source吧