netlist import

前、后端在同时工作，后端把基本的floorplan已经弄好，都保存成了.enc了，但是前端还需要不断地修改，如何才能把不断修改的netlist 导入到设计中，不想动原来弄好的东西，只是想布一下修改的部分

import new design
load old fp

明白，thanks a lot

load new verilog
ecoDefIn old.def

savefplan ,
loadfplan ,
revise netlist name in *.conf ,commitconfig ,