微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 微电子和IC设计 > IC后端设计交流 > 诡异的现象,没有电源端口信息的.sp能够过LVS,有了反而报错

诡异的现象,没有电源端口信息的.sp能够过LVS,有了反而报错

时间:10-02 整理:3721RD 点击:

RT
小弟在做LVS的时候碰到一个诡异的现象。在calibre里面将netlist转为.sp文件后,不包含电源端口,那么LVS是正确的。但是如果用其他方式先转换成有电源端口的.CDL文件在导入进行LVS检查的时候,却会报port数量不匹配的错误,但是查看导入版图的PORT数和.CDL是一致的。请各位达人讨论一下,为啥会出现这种情况,是小弟在做LVS的时候有什么地方设置不正确么?

其他方式是啥,
要具体看cdl的,有global 电源么,

在CDL里面电源端口已经引出来了,global加不加都出现相同的问题哈,按照道理这个不会有影响的啊

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top