DC中SRAM端口的setup time违例
时间：10-02
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请教各位大虾：
小弟在综合的时候，SRAM的PIN的setup time的违例，让我无从下手。0.18的工艺，100M的频率。除了改RTL代码，大家平时都怎么解决呢?report如下：
PointIncrPath
--------------------------------------------------------------------------
clock CLKSCAN (rise edge)0.000.00
clock network delay (ideal)0.000.00
U_DSP/U_DSPCTR/Proc_cnt_reg_4_/CK (dfcrhq8)0.000.00 r
U_DSP/U_DSPCTR/Proc_cnt_reg_4_/Q (dfcrhq8)0.480.48 f
U_DSP/U_DSPCTR/U311/Y (inv0d32)0.140.61 r
U_DSP/U_DSPCTR/U145/Y (or02d12)0.230.84 r
U_DSP/U_DSPCTR/U302/Y (nd12d12)0.191.04 r
U_DSP/U_DSPCTR/syn281/Y (nd03d12)0.171.21 f
U_DSP/U_DSPCTR/U292/Y (xn02d8)0.321.53 r
U_DSP/U_DSPCTR/Num_col[3] (DSP_CTRL)0.001.53 r
U_DSP/Num_col[3] (DSP)0.001.53 r
U_ACC_TOP/Num_col[3] (ACC_TOP)0.001.53 r
U_ACC_TOP/U831/Y (inv0d32)0.121.65 f
U_ACC_TOP/U936/Y (ckinvd40)0.111.75 r
U_ACC_TOP/U459/Y (or02d12)0.231.99 r
U_ACC_TOP/U768/Y (or02d12)0.262.24 r
U_ACC_TOP/U553/Y (buffd32)0.232.48 r
U_ACC_TOP/U212/Y (nd12d12)0.182.66 r
U_ACC_TOP/U297/Y (an03d12)0.232.90 r
U_ACC_TOP/U464/Y (an02d12)0.183.08 r
U_ACC_TOP/U536/Y (an03d12)0.253.33 r
U_ACC_TOP/U210/Y (mid02d8)0.153.48 f
U_ACC_TOP/Acc_mux_out[9] (ACC_TOP)0.003.48 f
U_DSP/Rawdata[9] (DSP)0.003.48 f
U_DSP/U87/Y (buffd32)0.203.68 f
U_DSP/U_BASE/Rawdata[9] (BASE)0.003.68 f
U_DSP/U_BASE/U2033/Y (ckinvd40)0.093.77 r
U_DSP/U_BASE/U1991/Y (nr02d12)0.073.85 f
U_DSP/U_BASE/U1601/Y (nr02d12)0.244.08 r
U_DSP/U_BASE/U2003/Y (nd02d12)0.234.32 f
U_DSP/U_BASE/add_648/B[6] (BASE_DW01_add_14_2)0.004.32 f
U_DSP/U_BASE/add_648/U0_2_6/Y (nr02d12)0.244.55 r
U_DSP/U_BASE/add_648/U31/Y (buffd32)0.204.75 r
U_DSP/U_BASE/add_648/U1_5_0_6/Y (nr02d12)0.114.86 f
U_DSP/U_BASE/add_648/U64/Y (an02d12)0.205.06 f
U_DSP/U_BASE/add_648/U53/Y (nd02d12)0.175.24 r
U_DSP/U_BASE/add_648/U73/Y (nd02d12)0.255.48 f
U_DSP/U_BASE/add_648/U138/Y (aoi21d8)0.335.81 r
U_DSP/U_BASE/add_648/U147/Y (xn02d8)0.296.10 r
U_DSP/U_BASE/add_648/SUM[10] (BASE_DW01_add_14_2)0.006.10 r
U_DSP/U_BASE/U1917/Y (nd12d12)0.146.25 f
U_DSP/U_BASE/U1211/Y (cknd02d16)0.176.42 r
U_DSP/U_BASE/sub_308/B[10] (BASE_DW01_sub_14_2)0.006.42 r
U_DSP/U_BASE/sub_308/U0_0_10/Y (inv0d32)0.116.53 f
U_DSP/U_BASE/sub_308/U139/Y (nr02d12)0.206.73 r
U_DSP/U_BASE/sub_308/U168/Y (nr02d12)0.096.82 f
U_DSP/U_BASE/sub_308/U167/Y (nr02d12)0.207.01 r
U_DSP/U_BASE/sub_308/U84/Y (nd02d12)0.157.16 f
U_DSP/U_BASE/sub_308/U123/Y (inv0d24)0.127.28 r
U_DSP/U_BASE/sub_308/U165/Y (oai21d8)0.167.44 f
U_DSP/U_BASE/sub_308/U1_4_3_12/Y (aoi21d8)0.217.66 r
U_DSP/U_BASE/sub_308/U0_5_13/Y (ckxr02d16)0.358.01 f
U_DSP/U_BASE/sub_308/DIFF[13] (BASE_DW01_sub_14_2)0.008.01 f
U_DSP/U_BASE/U2013/Y (cknd02d16)0.138.14 r
U_DSP/U_BASU_DSP/U_BASE/U1187/Y (buffd32)0.198.46 f
U_DSP/U_BASE/U1000/Y (inv0d32)0.098.54 r
U_DSP/U_BASE/U1127/Y (cknd02d16)0.148.69 f
U_DSP/U_BASE/U1205/Y (cknd02d16)0.148.83 r
U_DSP/U_BASE/U1215/Y (inv0d32)0.108.93 f
U_DSP/U_BASE/lt_573/A[4] (BASE_DW01_cmp2_13_1)0.008.93 f
U_DSP/U_BASE/lt_573/U1_3_4/Y (inv0d24)0.119.04 r
U_DSP/U_BASE/lt_573/U48/Y (nd02d12)0.119.14 f
U_DSP/U_BASE/lt_573/U45/Y (oai21d8)0.339.47 r
U_DSP/U_BASE/lt_573/U14/Y (aoi21d8)0.209.67 f
U_DSP/U_BASE/lt_573/U36/Y (nd02d12)0.169.83 r
U_DSP/U_BASE/lt_573/U21/Y (nd02d12)0.129.95 f
U_DSP/U_BASE/lt_573/U6/Y (nd02d12)0.1210.07 r
U_DSP/U_BASE/lt_573/LT_LE (BASE_DW01_cmp2_13_1)0.0010.07 r
U_DSP/U_BASE/U1133/Y (or02d12)0.1910.26 r
U_DSP/U_BASE/U1545/Y (nd03d12)0.2110.47 f
U_DSP/U_BASE/U1635/Y (ckinvd32)0.1410.61 r
U_DSP/U_BASE/U847/Y (nd02d12)0.1210.73 f
U_DSP/U_BASE/U1115/Y (nd02d12)0.1410.88 r
U_DSP/U_BASE/U1870/Y (nd02d12)0.1911.07 f
U_DSP/U_BASE/U2017/Y (cknd02d16)0.1811.25 r
U_DSP/U_BASE/U1943/Y (oai2m1d8)0.1911.44 f
U_DSP/U_BASE/U849/Y (nd03d12)0.2311.66 r
U_DSP/U_BASE/U751/Y (nd03d12)0.2511.91 f
U_DSP/U_BASE/U1664/Y (inv0d32)0.1512.06 r
U_DSP/U_BASE/U2007/Y (nd02d12)0.1212.18 f
U_DSP/U_BASE/U1542/Y (nr02d12)0.1912.37 r
U_DSP/U_BASE/U1941/Y (oai2m1d8)0.1512.52 f
U_DSP/U_BASE/U_BASEBUF/DIN[17] (RFSP256X20M4)0.0012.52 f
data arrival time12.52
clock CLK24 (rise edge)10.0010.00
clock network delay (ideal)0.0010.00
clock uncertainty-0.309.70
U_DSP/U_BASE/U_BASEBUF/CLK (RFSP256X20M4)0.009.70 r
library setup time-0.319.39
data required time9.39
--------------------------------------------------------------------------
data required time9.39
data arrival time-12.52
--------------------------------------------------------------------------
slack (VIOLATED)-3.13
组合逻辑确实太多了些，不知有没通过sdc约束修正的可能?
小弟在综合的时候，SRAM的PIN的setup time的违例，让我无从下手。0.18的工艺，100M的频率。除了改RTL代码，大家平时都怎么解决呢?report如下：
PointIncrPath
--------------------------------------------------------------------------
clock CLKSCAN (rise edge)0.000.00
clock network delay (ideal)0.000.00
U_DSP/U_DSPCTR/Proc_cnt_reg_4_/CK (dfcrhq8)0.000.00 r
U_DSP/U_DSPCTR/Proc_cnt_reg_4_/Q (dfcrhq8)0.480.48 f
U_DSP/U_DSPCTR/U311/Y (inv0d32)0.140.61 r
U_DSP/U_DSPCTR/U145/Y (or02d12)0.230.84 r
U_DSP/U_DSPCTR/U302/Y (nd12d12)0.191.04 r
U_DSP/U_DSPCTR/syn281/Y (nd03d12)0.171.21 f
U_DSP/U_DSPCTR/U292/Y (xn02d8)0.321.53 r
U_DSP/U_DSPCTR/Num_col[3] (DSP_CTRL)0.001.53 r
U_DSP/Num_col[3] (DSP)0.001.53 r
U_ACC_TOP/Num_col[3] (ACC_TOP)0.001.53 r
U_ACC_TOP/U831/Y (inv0d32)0.121.65 f
U_ACC_TOP/U936/Y (ckinvd40)0.111.75 r
U_ACC_TOP/U459/Y (or02d12)0.231.99 r
U_ACC_TOP/U768/Y (or02d12)0.262.24 r
U_ACC_TOP/U553/Y (buffd32)0.232.48 r
U_ACC_TOP/U212/Y (nd12d12)0.182.66 r
U_ACC_TOP/U297/Y (an03d12)0.232.90 r
U_ACC_TOP/U464/Y (an02d12)0.183.08 r
U_ACC_TOP/U536/Y (an03d12)0.253.33 r
U_ACC_TOP/U210/Y (mid02d8)0.153.48 f
U_ACC_TOP/Acc_mux_out[9] (ACC_TOP)0.003.48 f
U_DSP/Rawdata[9] (DSP)0.003.48 f
U_DSP/U87/Y (buffd32)0.203.68 f
U_DSP/U_BASE/Rawdata[9] (BASE)0.003.68 f
U_DSP/U_BASE/U2033/Y (ckinvd40)0.093.77 r
U_DSP/U_BASE/U1991/Y (nr02d12)0.073.85 f
U_DSP/U_BASE/U1601/Y (nr02d12)0.244.08 r
U_DSP/U_BASE/U2003/Y (nd02d12)0.234.32 f
U_DSP/U_BASE/add_648/B[6] (BASE_DW01_add_14_2)0.004.32 f
U_DSP/U_BASE/add_648/U0_2_6/Y (nr02d12)0.244.55 r
U_DSP/U_BASE/add_648/U31/Y (buffd32)0.204.75 r
U_DSP/U_BASE/add_648/U1_5_0_6/Y (nr02d12)0.114.86 f
U_DSP/U_BASE/add_648/U64/Y (an02d12)0.205.06 f
U_DSP/U_BASE/add_648/U53/Y (nd02d12)0.175.24 r
U_DSP/U_BASE/add_648/U73/Y (nd02d12)0.255.48 f
U_DSP/U_BASE/add_648/U138/Y (aoi21d8)0.335.81 r
U_DSP/U_BASE/add_648/U147/Y (xn02d8)0.296.10 r
U_DSP/U_BASE/add_648/SUM[10] (BASE_DW01_add_14_2)0.006.10 r
U_DSP/U_BASE/U1917/Y (nd12d12)0.146.25 f
U_DSP/U_BASE/U1211/Y (cknd02d16)0.176.42 r
U_DSP/U_BASE/sub_308/B[10] (BASE_DW01_sub_14_2)0.006.42 r
U_DSP/U_BASE/sub_308/U0_0_10/Y (inv0d32)0.116.53 f
U_DSP/U_BASE/sub_308/U139/Y (nr02d12)0.206.73 r
U_DSP/U_BASE/sub_308/U168/Y (nr02d12)0.096.82 f
U_DSP/U_BASE/sub_308/U167/Y (nr02d12)0.207.01 r
U_DSP/U_BASE/sub_308/U84/Y (nd02d12)0.157.16 f
U_DSP/U_BASE/sub_308/U123/Y (inv0d24)0.127.28 r
U_DSP/U_BASE/sub_308/U165/Y (oai21d8)0.167.44 f
U_DSP/U_BASE/sub_308/U1_4_3_12/Y (aoi21d8)0.217.66 r
U_DSP/U_BASE/sub_308/U0_5_13/Y (ckxr02d16)0.358.01 f
U_DSP/U_BASE/sub_308/DIFF[13] (BASE_DW01_sub_14_2)0.008.01 f
U_DSP/U_BASE/U2013/Y (cknd02d16)0.138.14 r
U_DSP/U_BASU_DSP/U_BASE/U1187/Y (buffd32)0.198.46 f
U_DSP/U_BASE/U1000/Y (inv0d32)0.098.54 r
U_DSP/U_BASE/U1127/Y (cknd02d16)0.148.69 f
U_DSP/U_BASE/U1205/Y (cknd02d16)0.148.83 r
U_DSP/U_BASE/U1215/Y (inv0d32)0.108.93 f
U_DSP/U_BASE/lt_573/A[4] (BASE_DW01_cmp2_13_1)0.008.93 f
U_DSP/U_BASE/lt_573/U1_3_4/Y (inv0d24)0.119.04 r
U_DSP/U_BASE/lt_573/U48/Y (nd02d12)0.119.14 f
U_DSP/U_BASE/lt_573/U45/Y (oai21d8)0.339.47 r
U_DSP/U_BASE/lt_573/U14/Y (aoi21d8)0.209.67 f
U_DSP/U_BASE/lt_573/U36/Y (nd02d12)0.169.83 r
U_DSP/U_BASE/lt_573/U21/Y (nd02d12)0.129.95 f
U_DSP/U_BASE/lt_573/U6/Y (nd02d12)0.1210.07 r
U_DSP/U_BASE/lt_573/LT_LE (BASE_DW01_cmp2_13_1)0.0010.07 r
U_DSP/U_BASE/U1133/Y (or02d12)0.1910.26 r
U_DSP/U_BASE/U1545/Y (nd03d12)0.2110.47 f
U_DSP/U_BASE/U1635/Y (ckinvd32)0.1410.61 r
U_DSP/U_BASE/U847/Y (nd02d12)0.1210.73 f
U_DSP/U_BASE/U1115/Y (nd02d12)0.1410.88 r
U_DSP/U_BASE/U1870/Y (nd02d12)0.1911.07 f
U_DSP/U_BASE/U2017/Y (cknd02d16)0.1811.25 r
U_DSP/U_BASE/U1943/Y (oai2m1d8)0.1911.44 f
U_DSP/U_BASE/U849/Y (nd03d12)0.2311.66 r
U_DSP/U_BASE/U751/Y (nd03d12)0.2511.91 f
U_DSP/U_BASE/U1664/Y (inv0d32)0.1512.06 r
U_DSP/U_BASE/U2007/Y (nd02d12)0.1212.18 f
U_DSP/U_BASE/U1542/Y (nr02d12)0.1912.37 r
U_DSP/U_BASE/U1941/Y (oai2m1d8)0.1512.52 f
U_DSP/U_BASE/U_BASEBUF/DIN[17] (RFSP256X20M4)0.0012.52 f
data arrival time12.52
clock CLK24 (rise edge)10.0010.00
clock network delay (ideal)0.0010.00
clock uncertainty-0.309.70
U_DSP/U_BASE/U_BASEBUF/CLK (RFSP256X20M4)0.009.70 r
library setup time-0.319.39
data required time9.39
--------------------------------------------------------------------------
data required time9.39
data arrival time-12.52
--------------------------------------------------------------------------
slack (VIOLATED)-3.13
组合逻辑确实太多了些，不知有没通过sdc约束修正的可能?
检查起点clk和终点clk是否合理
把FF靠近RAM
感谢小编关注还想请问下用什么命令能把把FF靠近RAM
这个除了改RTL，基本无解了。
你这种加法器+减法器+N个组合逻辑。
而且时钟间没有skew吗?
另外一个办法就是把sram clock 往后面移动3.2ns。
clk 不一样?
CLKSCAN是CLK24的生成时钟他们在时序上是有关系的
写代码的人是不是没考虑在输出打拍啊，使用RAM的大忌。
级数太多了吧
1.这是综合时候的报告，确定时钟不需要过约吗?
2.前后两个时钟之间是分频关系，确定有没有做multicycle。如果有做，可以设置multicycle；如果没有，这样做真的必要吗?
3.高速设计，最好还是在memory前后直接寄存器打拍。
4.如果单单靠综合工具替你优化这么长的逻辑，满足时序，别想了，不可能的
调时钟吧；
retime 呢?
4楼的方法也许可以解
能不能再详细
个人感觉，你的这个逻辑路径太长，中间标准单元的延时都已经超出了时钟了，除非设置multicycle。不然就改代码吧。FF靠近RAM是指你的FF到RAM之间的逻辑路径设置的更短一些吧
generate clock和master clock之间是不是应该设置成false path?
请问下在memory前后直接寄存器打拍是什么意思，就是设置multicycle吗?
顶贴赚积分
改代码吧，无解了
综合时设置MEM的latency， PR用时钟skew解决