core utilization在place之后变小了
Chip Utilization:
Total Std Cell Area:14645.17
Core Size:width 304.52, height 151.29; area 41576.12
Chip Size:width 310.52, height 157.29; area 48841.69
Std cells utilization:35.22%
Number of Cell Rows:37
这是place之后的utilization
Chip Utilization:
Total Std Cell Area:14521.26
Core Size:width 304.52, height 151.29; area 41576.12
Chip Size:width 310.52, height 157.29; area 48841.69
Std cells utilization:34.93%
Number of Cell Rows:37
为什么place之后的std cell 面积减小了呢?我知道基于timing的place的目的是将单元摆放在尽可能少的位置，但是我使用了place_opt -area_recovery命令呀。这个怎么会小这么多呢?
因为之前做完在Calibre下有如下报错，所以就想把core的utilization做高一些。在floorplan的时候设置的core utilization为50%，但是在place之后就自动变为了34%，请问难道这个还可以改变吗?
Space between SNs is 0.3
被优化了
你的Total Std Cell Area太小，根本代表不了什么。随便玩玩吧
但是place之后由于做了buffer tree，std cell肯定是增多的，那面积肯定也要相应增大呀。怎么会变小呢?
多做做，就习惯了，
area-recovery 是会减小面积的，
在DC综合的时候，可能觉得constraint设得比较紧，所以会用比较大的cell去优化，出来cell的面积会比较大，但是等到place的时候发现timing不是那么难做，就会把满足timing 那些path上面比较大的cell换成小驱动的cell，这样一opt下来，面积小也是有可能的，至于加的那些high fanout的buffer tree，未必会造成那么大的影响的。
哟西，原来如此，这位仁兄解释得令人信服口服啊。太感谢你了。哎·DC的transition，fanout，capacitance这些约束值确实好考经验啊
结合下面这位兄弟的解释，我就看懂你这句话的意思了~原来如此。那如果我想通过提高core utilization来解决SN的spacing问题是不是就只有把core的面积搞小搞小，一直搞小呢
SN spacing 问题和core utilization 没啥关系，
utilization 变的太大 会unroutable的，
你最好找个人教下backend flow ，这样问问题学的很慢的，
最好有个初步的感觉， 否则问题很多都是随机的，没啥意义，
你是不是没insert filler cell就去calibre 做DRC check了?不然一般情况下SN是没啥问题的啊。
insert_stdcell_fillerinsert_metal_filler 都做了。还是要报SN和SP的错误。因为没有使用pad，所以就没insert_pad_filler了。请问还有其他什么filler要加吗?