后端面试--每日一题（039）

书上小抄的：
The scandef file is generated from Design Compiler as follows:
dc_shell-xg-t > insert_dft
dc_shell-xg-t > change_names -hierarchy -rule verilog
dc_shell-xg-t > write –format verilog –output –hierarchyxxx.v
dc_shell-xg-t > write_scan_def –output scandef_file

楼上抄得对
应该说，在第一次做完scan chain stitch后，让DFT tool输出一个scan def

用DC产生scan def应该是通过DFT Compiler，如果这样也可以做scan chain，那DFT也没想象的那么困难了
如果我没记错的话，DFT Compiler生成scan def应该是对电路规模有要求的，大概是100，000k gate以下。
多大规模的电路一定要插入scan chain?scan chain不是必须的吧

据说，展讯的前几个芯片里面就没有任何DFT，真是大干,快上,直奔NASDAQ