求教DCT综合时如何决定timing margin的值

求教各位大牛，在某一个工艺节点下如何决定综合时设多少timing margin. 譬如65nm工艺下，这个项目决定用15%的timing margin。那么这个值是如何得来的，或者如何证明这个值是最合理的。多谢！

也在学习中，大侠降临吧

timing mergin 是为了防止工具间的不一致和生产的不稳定而在时序收敛时加的一个富裕量。这是个经验数字，与工艺和厂家紧密相关，具体是多少应该去问厂家

xuexi

这个和你的其它参数有关。
1，DC 综合的话，和wireload 关系很大。如果没有wireload ，至少50%margain。
2，如果后端的话，有OCV，setup 不设margain，没OCV，设置clock latency的5%
3，hold time 根据情况，OCV的话，我们一般设一个buffer 的ff delay