后端面试--每日一题（016）

if the design is IO limited, how to reduce the die size?
因为IO太多而导致芯片面积过大，有什么方法减小面积?
难度：2

1. stagger io
2. fbga算么?
想不出来了.

2重io

IO可以不全放到四边。只要封装没问题就行啦

1）stagger IO，2重io 可以算一个方法
2）IO可以不全放到四边，只要封装没问题就行啦 -- flip chip 算第二个方法
3）还有一个最简单，容易被忽略的方法

难道这道题其实是——周长一定求最小面积。

囧，周长一定面积最小那不就是正方形了

楼上。你真是天才啊，重修小学数学去吧

可以考虑是不是可以减掉一些p/g ，一般io多 p/g也很多，为了面积，可以激进一些了。

你们都是银才啊！
如果有多套IOcell可以选择，尽量选瘦的

陈大这是在挖坑给我们跳啊，多套IO
不过我还是觉得把芯片做扁一点会减小面积，哈哈

哈哈，我觉得都快成脑筋急转弯了

flip chip吗?
成本会增大很多。

呵呵，这个太像坑了，以后不挖啦！

pad 选择多瘦，以及2层pad 甚至于非正方形等
的选择等都和 bonding 工艺要求相关，
个人觉得，还是拿到最后封装的焊点结构，回来倒推
pad 摆放，算是比较合理的。
flip 封装那成本太高了。

形状做成扁的就是最简单的第三个办法?

小编说说看第三种简单的方法是啥子呢?

哈哈

stagger io指的是不同金属层的IO?
还有filp IO，in-line它们三者的区别和适用在什么情况下，还请陈老大给小弟讲解讲解啊~谢谢啊

(a) in-line
(c) stagger
(d) flip

非常谢谢~