请教绕线资源不足的问题

这个肯定是case by case了，最常见的就是floorplan的问题，最好把你的layout绕不通的地方截个图出来，这样才容易分析。

目前看来不是floorplan的问题，而是因为设计中的逻辑过于复杂，但是设计又不能在优化了，所以看有没有其它方法解决绕线紧张的问题

解决方案：
1. 在Place阶段定义Location Utilizaiton
2. 在对Module + cell padding
3. 调整Floorplan。
4.对Place之后的数据再做Incremental的优化，优化的重点是Congestion。
你应该给出的数据是到底上横向上还是纵向上有Routing的问题。
还有FeedThrough是怎么个走向。
Over。

楼上说的比较全面。能不能解释下2.Module + cell padding这个方法是怎么减小congestion的?

如果你是用ICC来做Placement，就可以用这个命令来+
set_keepout_margin -type hard -outer {0.28 0 0.28 0} [get_cell -hier ****]
其他的EDA工具也应该有类似的功能。
原理是：Reserve更多的White Space给Routing用。

谢谢大侠的总结，我遇见的问题是横向跟纵向都有问题，正在尝试几种方法同时使用看能否达到效果！

哦，原来是blockage啊，padding还一时反应不过来，做的时候都是用set phyopt_soft_keepout_distance, 还没有单独去用过set_keepout_margin. 多谢了！

不知道你是否用ICC做Placement，如果是如下解决方案可以试试。
set placer_enable_enhance_router true
set_keepout_margin -type hard -outer {$width_of_filler2 0 $width_of_filler2 } [get_cells $complicated_cell]--->复杂的Cell边上+Padding，比如XOR IOA 等等。
“如果Routing的问题是一坨一坨的，主要集中在某一个Module上，那么就可以对这个Module +Padding”
place_opt -congestion
psynopt -conestion
psynopt -congestion
place_opt -congestion
上面的几个命令我只考虑了congestion，其他的选项自己看着+了。
如果是Hier的Design，考虑下在Place之后不做IO上的优化，可能是IO上的constraints太紧了，+了太多的Buffer之类的。

placement重点是congestion effort high；设置拥塞程度较高的区域一定的density。

谢谢你给了那么多参考，也许以后会用的着，只是我现在用的是encounter不是ICC，不过encounter里也有相应的对module+cell padding的命令，不过好像效果不是很明显。

把Place之后的数据拿来重新做Incremental的Placement，定义Location Utilizaiton，降低有Routing问题地区的Utilization。