关于ISE的XST综合的问题！

发觉很多跨时钟域的场合，不设置TIG，XST也可以综合通过，这样会不会有问题?
再就是 RAM generator生成的双口FIFO需要指定输入和输出的TIG吗?
另外，在时序检查时发觉有7ns的建立时间违规（路径延时8ns，逻辑延时6ns，时钟周期7ns），可以通过换综合工具或者设置约束解决吗?
谢谢各位大虾了！

7ns大概140MHZ? 也不算快啊， 造成7ns slack的话很有可能是电路问题， 这个slack很大了
设置约束和换综合工具这些努力是解决不了那么大的slack的
建议你回到电路查找问题

谢谢了

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（路径延时8ns，逻辑延时6ns，时钟周期7ns），<------------这里肯定有问题