求助,关于set_generated_clock
时间:10-02
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有个比较菜的综合问题请教各位高手
我的顶层时钟是clk_26M,顶层下一个clkgen的模块,产生clk的六分频时钟clk_div6给顶层下其他模块使用,综合时需要对clk_div6设generated clock。
在综合脚本中我是这样加的
set_generated_clock -name ideal_clk -from clk_26M -divide_by 6 U_clkgen/clk_div
但报错说generated clock不能加在hierarchy的pin上,请问我应该怎样设呢,谢谢各位了!
我的顶层时钟是clk_26M,顶层下一个clkgen的模块,产生clk的六分频时钟clk_div6给顶层下其他模块使用,综合时需要对clk_div6设generated clock。
在综合脚本中我是这样加的
set_generated_clock -name ideal_clk -from clk_26M -divide_by 6 U_clkgen/clk_div
但报错说generated clock不能加在hierarchy的pin上,请问我应该怎样设呢,谢谢各位了!
这样如何:
set_generated_clock -name ideal_clk -sourceclk_26M -divide_by 6 U_clkgen/clk_div
到网表中找到真正的输出分频时钟的器件的pin,指定到此处的pin
尝试过了,如3楼所说,指向clkgen模块内部输出分频时钟的D触发器的输出pin就可以了,多谢指点!