请教一个Encounter Timing Analysis的问题

请教一个Timing Analysis时候出现的setup的violating 的错误，出现在in2reg中，部分报告如下：Path 1: VIOLATED Setup Check with Pin the_design/\Total_ctl_INST/xn_re_d_reg[9]
/CK
Endpoint:the_design/\Total_ctl_INST/xn_re_d_reg[9] /D (^) checked with
leading edge of 'clkpad'
Beginpoint: xn_repad[9](^) triggered by
leading edge of 'clkpad'
Path Groups:{inclkSrc2reg}
Other End Arrival Time2.578
- Setup0.157
+ Phase Shift6.200
- Uncertainty0.200
= Required Time8.420
- Arrival Time10.677
= Slack Time-2.257
Clock Rise Edge0.000
+ Input Delay1.000
+ Drive Adjustment8.904
= Beginpoint Arrival Time9.904
Timing Path:
+-----------------------------------------------------------------------------------------------------------+
|Instance|Arc|Cell|Slew| Delay| Arrival | Required |
||||||Time|Time|
|-------------------------------------------+---------------+---------+--------+-------+---------+----------|
|| xn_repad[9] ^ || 16.155||9.904 |7.648 |
| PAD13| PAD ^ -> C ^| PIW|0.101| 0.586 |10.490 |8.234 |
| the_design/FE_OCPC4137_xn_re_9_| A ^ -> Y ^| BUFX1|0.190| 0.186 |10.676 |8.420 |
| the_design/\Total_ctl_INST/xn_re_d_reg[9] | D ^| DFFTRXL |0.190| 0.001 |10.677 |8.420 |
+-----------------------------------------------------------------------------------------------------------+
观察报告发现在xn_repad[9] ^ 上有很大的slew和Arrival Time，我的sdc文件中设置了driving_cell以及input_delay(max为1，min为0）
我的问题是
1、sdc文件中是否应该有driving_cell以及input_delay和output_delay的设置，个人猜测应该是有的
2、为什么有这么大的slew和Arrival Time，如果是由于上面两项设置的原因，为什么DC是通过的，而且DC的时钟为5.4，Encounter的sdc文件中的始终修改成了6.2
谢谢~

+ Drive Adjustment8.904
看看是不是你的driving cell 设置的太小了

恩，是太小了，就是想问一下，一般这个芯片的driving cell设置是多大?还有load一般是多大的?
这个和芯片使用的环境有关系吗?
谢谢啦~

还有一个问题就是sdc文件的生成，手册上说直接使用DC就可以，但是DC生成的是核的sdc文件，而后端需要添加PAD，是不是需要将sdc文件中相应的管脚改成PAD，这个时候driving_cell和load需要做什么修改吗?
谢谢

没用过encouter

自己顶一下~

我觉得sdc最好手写，DC 和PR工具都可以用，DC写出来的看起来不方便，太繁琐了。我以前用Astro，ICC 现在改用encounter，感觉不如ICC强大，好用。

请问slew和transition的具体区别是什么?是一个概念吗?