module与block的区别

个人感觉module可以group成block

在使用上区别不大

请问各位大虾， 我是用verilog编写的， 如果在同一层里我用了两次同一个module，那么DC里它们的block name 是module的名字还是component的名字啊?谢谢！即是用前面的名字还是后面的名字?

用后面的名字

谢谢！

block > module

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