一个有趣的小发现，有没有大神来解释一下。

自己顶贴

会不会是RC抽取时计算方法不对，可以通过Extraction View反标查一下
还有就是叠层的地方要打满via孔，可以有效降低阻抗

孔的电阻更大啊！如果全部打满孔的话，电阻又变大了好多。比原来的还要大！

层与层之间有过孔，而这个过孔电阻如果大了，那么每加一层相当于过孔电阻又串联了，所以就会出现你描述的状况。这个是我的分析，不知是否合理。另外就是后仿网表.PEX里面的提取是否有问题。去年初我们在SMIC018PF工艺中，后仿PEX里面提取过uf级别的对地寄生电容，和他们反馈，他们说工艺在更新，网表有误。

这个是RC 提取model 算发问题，跟实际是不符合的。不要太迷恋工具。

我打过孔时，只在连接处打了过孔，并没有打满。后来，我自己做了一个实验，就是预先打好孔，在孔不变的情况下，只改变金属的层数，结果还是一样的
应该不是过孔的问题

就是提的参数与实际的不符是吧~

其实电阻值和金属宽度，周围温度，金属厚度都有关系，你的金属宽度太细了，肯定电阻会大，建议如果不care寄生电容的话，最好还是拉宽金属宽度。

每增加一层金属电阻是应该减小的啊，但是实际版图中的寄生电阻并不是这样的

按理说是该减小的，但是有时候也得看工具的算法，这个还是挺乱的。

这个电阻由不同的金属层电阻和通孔的电阻组成，它应该不是没有变化，可能只是因为变化很小，你可以自己根据方块值来做个估算。