有谁能详细讲讲RDL是做什么用的？

RDL 是top metal上面的一层 AL
通常来说，现在是铜工艺，在pad区域，为了bonding，在顶层铜的上面还有一层AL，也叫做铝垫，铝比较软，如果只有铜就无法做bonding
既然工艺中有这层 RDL，那么有些设计中就可以用它来做走线，只需要多一层DRL与top metal的via mask即可

学习了

二楼回答的很具体。
补充下RDL一般使用在flipchip 封装形式下来走io，当然power或信号也可以借用来减小寄生电阻

說得好感謝您

“RDL 是top metal上面的一层 AL
通常来说，现在是铜工艺，在pad区域，为了bonding，在顶层铜的上面还有一层AL，也叫做铝垫，铝比较软，铜就无法做bonding”
求教，不是说为了bonding才在铜上加一层铝垫，但是又说铝较软所以做不了bonding?

学习了

sorry, 我表达不清， 我说Cu比较硬，AL比较软，只有加了AL才可以bonding. 如果只有铜就无法bonding.

哦这样 学习了！那请问 这样说来如今的工艺都是带RDL的吗?如果不是 ，别的bonding怎么没有这个问题呢?

0.18um以上工艺的都是AL 连线，所以也不存在RDL层这个issue，因为本身就是AL
现在先进的工艺都是Cu互联线，所以才会有RDL这个东西

多谢明白了

谢谢楼上的回答！

RDL一般是AL很厚，例如TSMC40LP中RDL 至少14400um，它的方阻很小，大概21mOHm每方。你可以用它走电源、地线，以及信号线。对于Flipchip而言，RDL是连接bumps到IOpads最主要的途径。
要充分利用RDL走电源、地，尽量绕道所有能到的地方，对于改善芯片的静态、动态IR很有帮助

14400um?这个果然很厚啊，其实是A，1.44um。一般RDL阻值和top metal差不多。

为什么铜工艺比之前的铝工艺先进啊?还有为什么cu太硬所以没办法bonding?谢谢解答下啊！

想再次请教一下 这次做到RDL的工艺了。1pmt8,其中2tm,但是发现bonding pad上没有这层RDL啊 bonding pad的层次就M1-M6而已 是要自己加吗?实在没想明白

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pad 的AL 叫AP ，连线的AL叫RDL ，但这两个是同一层
你是1p8m 工艺,到底是什么metal scheme ，首先要拿对PDK ，然后找到对应library ，不懂就找个cell 分析一下每一层layer

连线的AL是RDL，是指的core连到pad的线吗?
PAD上有PA层 是指的和RDL是同一层的这个不?我这里没找到AP层哎

metal scheme是什么意思?我不太明白 求指教

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你用的是什么process ? 仔细读过design rule么?
你用的metal option 是什么?就是几p 几m几x 几y 几z
RDL 是和top metal 连接的AL，是AL连线

这个帖子 要留名学习

你用的是什么process ?65LL 1p8m_2tm
tf里我看到有写RDL是metal 9

仔细读过design rule么?
那个。现实就是没rule..然后我以前也没做过RDL的 一头雾水。

你用的metal option 是什么?就是几p 几m几x 几y 几z
请问xyz是神马?

这是个好贴！

没有rule怎么搞版图啊。这不是坑人么。

65LL 1p8m_2tm 应该是smic的吧
这个process又不是什么很新process，
你们没有官方的PDK和document?
design rule总得有吧，要不你怎么画layout?
顶层metal通常会有不同厚度可以选择的，
比如tsmc的x是一倍厚，y是2倍厚，z是4倍厚，还有R和U那就更厚了
手头没有smic65LL的PDK，查了一下smic40LL，top metal确实没有什么厚度的选择，只有TM1，TM2
RDL层叫ALPA

被坑惯了。P民无力反抗啊。

深表同情

嗯 smic的 有标准库，但是没有design rule、、领导说RDL要额外制版。我们就不用了。这个会有啥问题么 pad bonding啥的?
我看了一下IO库的bonding pad 也没找到RDL这个层次啊 如果用的话是不是自己额外画?

design rule 都没有，那做什么layout
做了也是白做

拿人钱 没办法

学习了，谢谢