器件上到底能不能走线？

数字部分不讨论。只针对模拟部分（除差分对外）的器件（低压mos/高压mos/电阻/电容）上的走线情况！（1）公司目前um级别的工艺两三层金属，金属2可以在器件上走线。这样做可以使面积减少，连线更简单少拐弯，但是在有源区上方的走线不知道是否妥当?或者一般的信号线可以走，clk线 powe线不要走就ok?
（2）对于nm级别的多层金属（4层及以上）的呢?
以上问题，在网上目前没找到准确规范的解释。希望前辈们多多指教啊！

流片出来就知道可以不了该，要大胆实验。

想知道一个普遍的做法

分制程：先進的制程除了差分對器件上面有明確要求外，其他的都可以走；
分DEVICE，高壓的線不能跨過低壓區；等等

好的，多谢指教！

应该可以吧，没太多讲究

其实主要是看寄生和 抽RC后， run postsim 为准！

基本都走的没啥大影响

clk等告诉信号不行。

要看这条线，是什么信号。

好问题，同问。之前做nm级的工艺时，都是从器件上走线的。后来接触了um级高压工艺时，反而要求不能从器件上过线。

lz的头像好恶心

为了保证tapeout的成功，最好不要跨poly走线，尤其是这种金属层数较少的，主要还是考虑寄生对电路性能的影响，可以考虑与电路设计者沟通一下，责任要抛开，哈哈哈

UM 高压工艺中，为了防止寄生的管子开启，所以有些地方不能走线，或者要添加Ptap才能走线等等，建议仔细看看模拟版图艺术这本书

留意信号线，还有电容和电阻分别是做什么用的，再考虑能不能走线，意思就是说，有些无源器件上也是不能随便走线的

表示没用过高压工艺，一般工艺可以器件上面可以走线的，如果特别需要走敏感线，需要上下左右加上屏蔽