还是关于netlist的合并

我现在碰到这样的情况： 我做的top层底下有两个cell。 一个是analog模块，一个digital模块。其中，analog模块有电路图，但是digital模块只有网表 （通过v2lvs把.v文件转的）。 top层的电路把analog和digital模块连接起来，digital被当成黑盒子（电路图中只有pin，没有具体的device和连接关系）。
现在analog模块和digital模块各自的layout已经lvs clean。 但是不知道top层的lvs怎么跑。top层的schmatic网表，我是通过calibre run LVS自动抽的。因为schematic把digital模块当成黑盒子了，所以提出的top网表中没有digital模块具体device 和连接信息， 只有pin的信息。
所以我想把top层的netlist 和digital提供的netlist合并起来。
但是我现在的问题是，我发现top层的digital pin连接的net顺序和 digital网表的pin的顺序不一样。这就造成top层所有和digital的连接关系都乱了。所以lvs肯定是不过的，即使layout连得都对。
我想问的是如果能让两个网表的顺序能一致。
或者这种情况下你们是怎么跑top层的lvs?
当然也可以在run lvs 把digital当成blackbox， 但是我怕要是有什么线从digital上跨过的话，这种short，貌似blackbox查不出来，是这样吗?

写了这么多，可能表述有点乱，大家见谅。希望能在这里找到解决的办法。

图形化不太清楚，你 export analog cdl出来好么，
run shell里面的calibre （ batch mode）， 然后spice include数字部分cdl，
spice调用当然要port对应起来，否则是乱套了，

是的，现在就是因为两个网表顺序不一样，所以乱套了。 有方法解决吗?或者还有其他方式run top的lvs吗?

top层的digital pin连接的net顺序和 digital网表的pin的顺序不一样-----------手动改成一样不就好了。我就直接改的

我遇到过类似的情况，自己手动改的。
期待看到更好的办法。

我们也是手动改的，CDF里面也许可以改pin的顺序，不过没试过，手动改其实很方便

嗯，手动改很方便，把digital port的顺序改得和top一样就行了。

一般都是手动改的，需要注意下，不要改错了

删掉digtop中的pin，保留连线部分。
删掉TOP中digtop除pin之外的东西。
将digtop的连线部分考到TOP中的digtop保留的pin名下面去。

正解

让电路从数字verilog导个空subckt来用不就完了，哪用那么复杂。数字主导时，反过来就是了。