FPGA里面的伪路径是什么意思
时间：10-02
整理：3721RD
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如题，帮忙解释下
简单讲就是逻辑上存在连接，但实际上不会发生，综合时候会被优化掉的路径，这是我的理解。
简单讲就是逻辑上存在连接，但实际上不会发生，综合时候会被优化掉的路径，这是我的理解。