还是Verilog的问题 ^_^ 盼高手解答～～～
时间：10-02
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SR锁存器的Verilog程序
module SR_latch(Q,Qbar,Sbar,Rbar);
output Q,Qbar;
input Sbar,Rbar;
nand n1(Q,Sbar,qbar);
nand n2(Qbar,Rbar,Q);
endmodule
//测试激励信号模块
module Top
wire q,qbar;
reg set,reset;
SR_latch m1(q,qbar,-set,-reset);//set和reset前面加个“-”表示什么意思?
initial
begin
$monitor($time,"set=%b,reset=%b,q=%b/n",set,reset,q);
set=0;
reset=0;
#5 reset=1;
#5 reset=0;
#5 set=1;
end
endmodule
module SR_latch(Q,Qbar,Sbar,Rbar);
output Q,Qbar;
input Sbar,Rbar;
nand n1(Q,Sbar,qbar);
nand n2(Qbar,Rbar,Q);
endmodule
//测试激励信号模块
module Top
wire q,qbar;
reg set,reset;
SR_latch m1(q,qbar,-set,-reset);//set和reset前面加个“-”表示什么意思?
initial
begin
$monitor($time,"set=%b,reset=%b,q=%b/n",set,reset,q);
set=0;
reset=0;
#5 reset=1;
#5 reset=0;
#5 set=1;
end
endmodule
这个这个，是“~”，不是“-”吧?
是啊，应该是“～”吧，表示按位取反的意思
我也觉得应该是“~”
3q~
对，应该是取反的意思
嘿嘿，小编要看清楚源程序哦
有吗?干吗要加-或～ ，确定没错啊
不懂啦啊啊啊啊啊啊
模块例化的输出是不能加& | ~等逻辑的，就是输入端口也不建议在例化的时候直接加。
我只是觉得这个程序还有其它很多错误,通过不过test
估计是小编拿的资料有误
好好好东西呀
ddddddddddddddddddddddddddddddddddddd