Verilog实现双跳变沿触发的设计

Verilog实现双跳变沿触发的设计
这个没有接触过，如果写出来是可以综合的吗? DDR貌似就是这样的，但是要用特殊的双延触发寄存器吧～
我感觉这种地方例化双延触发器移植性应该更好吧～

Verilog实现双跳变沿触发的设计
高手能不能随便给我一个在时钟上下降沿同时触发的例子啊

Verilog实现双跳变沿触发的设计
两个DFF，一个用上升沿触发，一个用下降沿触发，输出用mux。
对你想实现的FIFO，采用类似的实现方式。