请教SDRAM CAS Latence的实际作用

请问将SDRAM的CAS Latence从3调整到2，会有问题吗？
目前有块电路板，外接SDRAM本身支持CL=2或3，处理器的SDRAM控制器也支持CL=2或3。我理解(1) CL主要描述的SDRAM芯片本身的响应能力问题，(2) SDRAM控制器在读取数据时的数据的建立时间好像也和CL=2或CL=3无关，而主要与传输延迟以及访问时间tAC有关，(3) 相反，如果将CL从3降低到2，有利于减少访问时间tAC吗，从而给建立时间带来更大的裕量。
所以，找了快板子尝试着将CL从3调整到2，持续跑了几天，暂时没有出现问题。
请问，上述的理解是否有疏忽之处？
如果该理解对CL的理解是正确的，而目前几乎所有的SDRAM模块以及SDRAM芯片都同时支持CL=2和CL=3，为何很多参考设计中依然使用CL=3，这是不是在浪费SDRAM的访问速度？
新手请教，不周之处，敬请谅解。谢谢！

我记得时钟快的时候只能用3，速度慢的时候2、3都可以用

需要查看DDR芯片的手册，比如MT46V64M16有三种速度等级
Speed Grade CL = 2 CL = 2.5 CL = 3
-75        100 MHz 133 MHz NA
-6T        133 MHz 167 MHz NA
-5B        133 MHz 167 MHz 200 MHz
对于-5B等级，支持CL=2, 2.5或3。如果-5B等级工作在200MHz内存时钟，需要选择CL=3
，如果工作在133MHz，可以选择CL=2或者2.5或者3。
在允许的情况下，修改CL从3到2是能提高内存访问的lantency（当然直接提高内存时钟
对性能提高更有帮助），但一般情况下性能瓶颈不在这里。而且对稳定性要求比较高的
系统来说，一般会主动降低内存时钟，主动增大CL值。

我试过按手册可以使用短CL，但是实际会有问题的情况。。。
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