我怎么感觉DDR SDRAM的DQS在读取时毫无用处？

首先，DQS(数据选通信号) 与 DDR SDRAM 的时钟几乎平齐，
而 DDR SDRAM 输出的 DQ(数据信号) 也几乎与时钟平齐，
因而 DQS 的边沿不能作为锁存数据输出的依据。
其次，DQS 从高阻变成有效的时刻还需要根据 CL(列潜伏期)
来推算。在 DQS 变成有效之前，对其“读取”是错误的。
这样一来，在发出列读取指令后，无法通过立即开始通过读取
DQS 来判断 DQ 是否有效。
不知道我的看法对不对，请大家指教。

: 首先，DQS(数据选通信号) 与 DDR SDRAM 的时钟几乎平齐，
在DDR的引脚上观察的话是对的，
但是在控制器端这个说法就不成立了
假设信号线的延迟是tps
控制发出时钟脉冲后，
至少经过2tps才得到返回来的DQS/DQ，
而这个时间差是不可预知的，
所以只能参考DDR给回的DQS信号
当然，DDR能给个移相90度的DQS的话会很完美
但是DDR要求低成本所以必须尽量简单，
这个移相电路就做在控制器里了

我说的是“几乎”平齐。
DDR SDRAM 的引脚驱动电路的延时是各种延时中最长的。
毕竟，引脚驱动电路必须使用比较“粗壮”的元件，
自然就快不起来了。
DQS 输出的延迟最好由 DDR SDRAM 来做。如果用多门延迟，
而不是锁相环，成本增加得非常少。其实DDR SDRAM里已经
有了一个锁相环。

这我觉得看是怎么去考虑这个问题了，既对也不对。
如果是一个片子，最小位宽8bit，在外部可约束的情况下，是可以按同步系统来的，但是多位宽下，外部情况不好约束下如何把数据同步回本地时钟域，就头痛了，因为所有的片子是同时收到发数据的，但是到达是不同时间的，所以说与其2边都费力不如一边搞定。这样还得看成源同步的，所以调整这活儿归控制器了。
但是控制器也是进步的，从原来的固定相位90到多段可调，是随着pll的进步和动脑的大神的思路不断发展的。