关于基于delta-sigma 调制器的PLL以及modulator

   在采用delta-sigma调制器的小数分频锁相环中，delta-sigma调制器的输入是一个宽比特频率控制字（假设只是产生本振，所以对于一个channel该控制字是不变的），delta-sigma调制器的时钟是VCO经分频后打算同参考时钟（比如20MHz)比较的那根信号。这里有几个问题，第一，delta-sigma调制器的时钟能否直接选为参考时钟。
第二，假设该小数分频锁相环用作相位或频率调制器。一个通用模型是，一定码率(比如1MS/S）的宽比特流先经过数字滤波器（比如高斯滤波器）进行pulse shaping，然后输入delta-sigma调制器进行量化。在这个路径中，高斯滤波器的时钟速率应该同输入宽比特流的速率一致吧。那么此时delta-sigma调制器的时钟怎么选，还是选VCO经分频后打算同参考时钟比较的那根信号吗？怎么能保证同输入比特流的数据同步？

同步很好办，稳态两个时钟最后会是同频，存在相位差
你把相位差的可能范围算好，然后让数据流输出的延时满足setup/hold就可以了

输入数据流速率是1M 稳态时钟等效频率是20M（不是严格周期方波） 直接拿DFF去采样是吧

1M的信号要经过升采样到20M才能用
直接采会有很多信号谐波的

这个我了解 其实就是一个delta-sigma DAC 的再量化过程 把低速宽比特流转成高速窄比特流 只是这个delta-sigma 的时钟不是严格的周期信号 这点同常规的delta sigma DAC 是不同的

有些情况不一定是同频的

最保险的办法是当做跨时钟域处理。
因为输入的数据率一般比较低，用handshake就好了

SDM的时钟是不是应该用反馈分频时钟？记不得了