PCIe求助，将gen3的data path普及到gen1/gen2

前两天突发奇想，觉得既然gen1/gen2的data path与gen3完全不同，那为何不将gen3的data path完全推广到gen1/gen2？
当然了，出于向下兼容的目的，标准的pcie设备应该是不能这样做的，除非花钱把市场上现有的旧设备免费更新。
但是，如果能保证upstream和downstream这两边的设备都是自己使用时，是不是就可以完全取消掉gen1/gen2的data path了？如果能行的话，岂不是能节省不少的面积和coding时间么？维护也方便。
请各位前辈达人不吝指教，不知道这种理论是否可行？以及有什么需要注意的？非常感谢~~
我暂时能想到的是，如果将128b/130b这种gen3的data path推广到gen1/gen2时，需要发EIEOS来让对方lock住sync header。而且，在2.5G时，如果发送00FF00FF这种pattern，或许会对serdes恢复时钟有所不利。

其实就是强制降频让GEN3的phy工作在GEN1，GEN2。理论上应该没什么不可以。SerDes也应该不会有问题，毕竟高频都能工作，低频不犯bug的话应该也不会有问题

没问题的，好多FPGA时序不行不能跑gen3的速度，就降频跑gen3,也没有问题

就是兼容问题啊。usb3.1还变态呢，ssp, ss和hs三套

谢谢回答。回复的有点晚了。。。
昨天和老大们以及做ephy的人讨论了一下，发现这样做虽然有可能，但是对ephy的要求有点高。
如果把128b/130b推广到gen1时，势必要发EIEOS帮助lock sync header，这样的话，就会有太长时间的0和1，尤其是测compliance时会有64bit的0和64bit的1，更不行了。（ephy具体词语没记住）
而且如果这么做的话，就无法使用协议分析仪了。
于是，这个能节省将近30% gate count的方法就只能放弃掉了。