DFT问题
SYN和SCAN用的是RC，ATPG用的是TetraMAX，仿真用NC和VCS都跑过，没发现问题，链子的IO也没有压缩过。有问题的链子输出是毛刺，毛刺峰值电压也不对。我想知道这是否是逻辑问题导致的？还是Timing有问题。我不懂DFT算法，一直以为DFT的链子之间是有联系的，如果其中一条错，其他链子不可能都是对的啊。
铜球兼职
死一条链太正常不过了，造全1，全0,1010,1100之类的pattern分析吧
兼职是指公司内部的兼职，哈哈，我就知道大家都很寂寞。
你的意思是如果不是菊花链，扫描链是相互独立互不影响的？这样DFT算法能保证检测到电路中组合或者时序电路的问题？那我理解错了。蛋疼啊这出来的东西都不是正常逻辑，又没别人配合，不知道该怎么往下查了。
谢谢你的建议，下次有机会试试，主要没专门研究过DFT，不知道有错怎么debug。
另外想问一下，按你的经验看，这种死一条链的主要问题会是什么？所有片子的现象都一样，而且不是同一批wafer。
工具是如何保证这个fault只在一条链上传播的，而其他链没影响的？比如某个fault发生的逻辑后面driven了2个reg，而这2个reg分别属于不同的chain。
我以前以为其他链也会受到这个fault影响，最后再根据多条链的输出，去确定fault的位置等。
我是觉得不保证，但我不太懂DFT的算法的，所以我假设了如果有fault，不应该每个批次的wafer都是同样的结果，甚至是mask不同都还是那条chain。关键有问题的chain输出都没有正常电平，没法capture，但其他chain都是好的，包括function。
你说的shift in/shift out已经死掉是什么意思？怎么死掉的？内部Timing不对？从片外shift in的时候Timing就没对齐？
你几块片子都是这个pattern有问题还是咋的？
是occ吗？
功能类似的片子，mask不一样的，ATPG产生的pattern肯定也不一样咯，用各自的pattern测的。现象一样。
没有OCC。不过我让机台的测试员降速跑，没效果。
是直接在wafer上扎针的，想测多少测多少，所以当然多片啦，都是一样的情况，刨除那些function确实不对的。
我说的mask不一样是指芯片功能有区别，但芯片整体架构，IO什么都差不多的，是不同的full mask。
没有输出正常电平是不是pad问题呀？
即使逻辑错误也应该是有正常电压呀
首先保证 shift 没问题
谢谢各位，后面如果找到问题，我把问题原因发上来
哈哈，以前出的一个问题是用register 去控制pad 的输入输出了，
结果导致scan 不正常了。
这种逻辑控制导致的不正常，ATPG的仿真应该直接可以查出来的吧。应该不是这个问题
看仿真设置了，有些仿真比如pad 的控制不是很正规的。
在错的点把波形啦出来和仿真比较下看看，很有可能wgl转错了
