异步复位的电路做timing analysis的时候和同步的有啥区别
时间：12-12
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如题。
要保证异步复位信号到2级同步寄存器的skew不能超过一个同步时钟的clock cycle.
更严格一点的话，要保证异步复位信号到第二级寄存器的latency,与到第一级寄存器的latency相比，不能大于1个clock cycle.
就就这样？寄存器间的数据时序还是和同步的一样check？