请问：3.3V的PMOS管的nwell可以接到5V的电压上吗？

gs如果能在3.3以下, nwell使用5V spacing是可以的， gate 到0是不行的

Vgs,Vds,Vbs的break down电压大概是1.2倍的VDD，也就是说3.3V的管子工作在4V还是可以的，5V的话就烧掉了

io器件没那么脆弱的
3.3的器件柵氧应该都在100a以上吧
至于结击穿，也不至于只有1.2倍的

1.2倍是工艺保证的安全工作范围，能超多少就不保证了，坏了算自己的，量产的东西肯定不能这么用

如果能保证Vsg,Vdg,Vbs的电压在3.3V以内，只是Vbg电压超过3.3V，这样有问题吗？

5v tolerant IO标准做法就是衬底接最高电位，不过对应的3.3v pmos的length是加大了的。

这种因为body bias影响，VTH会增加，VGS或VDS<3.3V，GOX就见不到高压
不过这种因为衬底加高压，sub电流会增加，HCI或者NBTI会变差，或者上面说的latch up要当心

谢谢。
不过对于latch up, 衬底加高压后，nwell是更加高的电位，为什么要担心latch up?