ATPG capture timing 问题

ATPG在capture时（basic scan），scan enable 会变低。假设我用10M的scan clock，默认情况下scan enable会拉低300ns(3个scan clk 周期)，并且在拉低的最后100ns会有clk的上升沿来capture 寄存器输出(前200ns木有时钟)。 现在我怀疑我的设计在scan下有timing问题，所以想把scan enable拉低的时间变长，比如想变成10个scan clk 周期，请问在生成atpg pattern的时候该加入什么约束或者选项？

为什么你的设计会在scan mode下有timng问题？

得什么样的设计在10M下面会有问题哦？
1.如果是hold问题，怎么拉scan enable宽度都没有用。
2.如果是怀疑在跳变边沿时序问题，可以调整机台上的发送时钟和采样时钟的相位来解决(不要在同一个沿上)。

1.应该不是hold问题，shift都能过，而且能跑到20m.
2.5m时atpg能过，10m时有几十个cycle出错。出错的地方都是在capture之后，第一个shift出来的cycle上

首先sta可以看下timing有没有问题。其次这种问题一般调整下机台上时钟和相位的关系就能解决

你是说在cas的项目？体制内很SB的，呵呵。思维方式不一样。
要不要俺转个帖子

你都不在这单位了 屎盆子自然要扣你头上了，大家皆大欢喜 哈哈哈