请教DC综合之后的逻辑网表仿真问题

DC综合之后的逻辑网表用vcs仿真总是出现不定态，不知如何查起
vcs +v2k +notimingchecks +nospecify -R -gui -debug_pp *.v
一般引起错误的原因是什么？
令：formality进行match有一些点没有match上，但是verify全部通过。
顺祝大家春节好！

0delay有可能是齐沿导致。加上clk2q的delay，再给sram模型加上q输出的delay。一般这样就够了。

建议还是带sdf仿真，功能一致性交给formality比较好，不要用仿真来做

可能需要一个比较准确的power信息.那就得在综合以后的网表就做门级仿真了.