高速mux的仿真问题

小硕士又来求教了，不好意思，嘿嘿。这次是高速mux(半速时钟)的问题
用的工艺是tsmc65，电压是1v，电路输入数据时20G/s，输出时40G/s
上传了几张图片：按照序号是1、CML latch的原理图，2、mux测试环境、3、到达选择器的数据波形,4、选择器的最后输出波形，5、mux的输出眼图
单端的输入数据是0.6~1V（理想数据，上升下降时间是2p），单端的时钟是0~1V，数据输出时0.6~1V(理想时钟，上升下降是2p)
问题1：理想数据经过latch之后有电平波动（图片3），尤其是高电平波动比较大啊，我把管子尺寸调小调大都改善不了太多
问题2：选择器的数据输出为什么存在两种情况，第一种是高电平到达不了顶部，第二种是连续高电平时最后一位数据会有往下凹陷的（这个在图片4中红圈标出了）
关于测试环境或者数据时钟幅度是否有问题，也请大侠不吝赐教呀

1.没有tail current，后果是transistor size很小，current依然很大，而且是随clk的swing变化，PVT更不用说。尤其要是级联使用，效果不会好。
2.你可以尝试做个cml buffer看看是否有类似问题。也可以检查是否是工艺或设置有问题。
3.高电平波动很正常， current switch 跟不上吧。
清华都有65nm啦，以前也就东南大学有吧，人家流过片……