如何从顶层(schematic) 提取.v 文件？

所有的电路都是基于schematic的，很多层次，1个顶层。
现在需要提取verilog,底层的模块可以手写.v，
但问题是如何从顶层提取verilog呢？

反向的？
candence的icfb的schemetic应该可以吧，以前好像用过，4年过去了，记不得了

本来想说说的，看了大牛的这贴，我就搬张板登来，坐等收藏您的脚本。

你行的，我看好你哟
虽然一般我们是lanch->simulation->Verilog-XL这样做的

什么工具？
icfb->tools->verilog integration倒是行，但是功能太弱，还经常出错
想知道业界都是怎么做的