版上搞mix signal design的多吗，有个疑问

咱们知道,可以某些电路一部分blocks用transistors级的设计，另外一些blocks可以用verilog之类的代码写，然后综合仿真，这个都没什么问题.
但是，如果到layout这一步，transistors级那一部分可以生成相应的transistor layout，然后布线即可; 但是代码写的那一部分怎么做layout呢？还是完全不可能，只适用于仿真？
望前辈解惑

代码写的数字块走数字电路流程，综合，自动布局布线生成版图

那得换到Synopsys之类的数字电路设计软件中吧，怎么在Cadence中生成layout呢？

都是在Linux环境下的服务器上，数字流程走完，生成相应文件，import进Cadence就可以了，然后在Cadence里就能看到数字版图