如果在同一系统中混合使用上升沿和下降沿驱动的reg

对 组合逻辑的传递时间 要求更严，压缩为统一上升沿时的一半
系统最高运行频率下降，
不利于静态时序分析

三点都没道理。
可以混用，Function不要搞错就行。

从下降沿的寄存器到上升沿的寄存器触发，setup时间不就只能半个周期了么

这个是从1T改成半T的思维，如果一个design从一开始就设计成这样，那半个T的check应该早就规划好。不存在timing变差这种说法。

CLK  搞两个，一个是另一个的180度， design中都用posedge。

主要是对scan不友好，还可能给reuse和maintain带来麻烦

没啥事，timing OK就成，另外数据什么时候load什么时候capture别搞混了行

建议都用同沿，可以在前面做时钟的模块分别给出两个反向时钟。