一个Verilog数字的问题

Bhasker的书上说对于无符号数在定义位宽比常量指定位宽大的时候在左侧添0补齐，对有符号数则左侧添符号位补齐。
里面还举了个例子：8'sb101101等价于11101101。
可是我试了下：
module    test13(a,b);
output reg signed [7:0] a,b;
always
begin
a=(8'sb101101);
b=(8'b101101);
end
endmodule
a和b的输出都是00101101，这里又怎么错了？

搭车问：
c=a*b;
如果a,c为有符号数，b为无符号数，那么这个乘法应该怎么算？
谢谢