Re: 菜鸟求问后仿真
时间：12-12
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你的timing report不是图上最早变unknown的DFF的。
虽然不是，但是最大的延迟路径都满足，没理由其他路径不满足。
疑惑。
刚才忘了加$sdf_annotate.
加上去仿真就正常了。
但是为啥不加就有问题。如果不加sdf_annotate的话
顶多是没有去标注延迟，速度应该更快。不至于不能过仿真啊.
求达人解惑
BOW
这种情况下相当于你的netlist仅仅是用verilog library里面的specify信息作为timing依据，但是在你的DC synthesis里面clock tree用的是ideal的。所以unknown可能是clock race造成的。
多谢指点