Astro导出的verilog端口名被改
时间：12-12
整理：3721RD
点击：
综合后的端口名还好好的，
如
input A[2:0]
Astro布局布线后导出的就变成了
input \A[0];
input \A[1];
input \A[2];
如何才能不产生这种CD的改变呢？
testbench在例化module的时候，好像写my_module U1(.\A(A))会报错
如
input A[2:0]
Astro布局布线后导出的就变成了
input \A[0];
input \A[1];
input \A[2];
如何才能不产生这种CD的改变呢？
testbench在例化module的时候，好像写my_module U1(.\A(A))会报错
原来导出窗口有选项，选择不打散端口即可，done