#求指导#初次做DC综合，输出端口反馈回电路，对于这种输出口该

搞清楚外部延时，分别加input output delay，如果反馈路径是纯组合逻辑，模块划分恐怕不太合理。想简单就全部大大地over constrain.

不是组合逻辑就不算反馈了。如果你的设计对面积很敏感就稍微过约束一点，否则随便加，timing报出来端口上的violation忽略掉都可以。