请教模拟designer

请问大家，如果你在Cadence下设计一个较复杂电路的时候（RF相关），遇到其中某一部
分是纯数字电路。这部分电路很简单，如果写代码的话几十行就完了，但是综合出来实际
上管子挺多的，如果从管级开始设计的话很麻烦，你们通常都是怎么处理呢？ 直接画管级
电路仿真功能还是在其他地方（数字设计软件）门级设计仿真好了再导入呢,这个怎么做到
的? 这个是不是所谓的混合信号设计啊
一直只做模拟，第一次遇到这样的问题先来这问问看～ 多谢指教

貌似有的人用verilog写，但是工作时间比较长的很多都是自己用门搭

如果电路简单的话自己兜好了。比如简单的encoder，decoder之类的纯组合电路，或者跑得比较慢的时序电路。如果是比较快的时序电路，function又复杂，最好写code合成APR，主要是timing比较有保障，digital的方式做这一套轻车熟路，又不容易出错。
另外无论如何都不应该从管级开始设计，直接拿logic gate搭么。没什么特别需求的话，用stand cell就可以了，layout还方便，直接调用就可以了。

我的原则是10门一下坚决手搭
20门以上坚决综合
综合出来的也可以导入cadence当模拟电路来仿真，
再不济还有ams
数字部分如果需要单独仿真的话，就是数字工程师的事了～

不是太复杂的电路调用数字库里的标准单元手搭，
复杂的写代码综合，代码风格影响综合出来的电路规模
不会卡诺图化简的模拟designer不是好模拟designer

弱问什么是APR

ams是？
你的意思综合出来的网单可以导入cadence仿真？

如果数字电路是低速的，就用verilog写完，做混合前仿真。
这一数字部分和RF的混合后仿也可以不做（这个数字部分的后仿对系统是否有影响，你可以判断出来的）。

1.ams是仿真器，数字部分用code，数模混仿，。
2.code也可以综合成schematic，和模拟电路一起用spectre仿真