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vhdl新手问个比较弱的问题

时间:12-12 整理:3721RD 点击:
PROCESS  (clk)
  VARIABLE  temp: BIT;
BEGIN
  IF (clk'EVENT AND clk = '1')  THEN
    temp := a;
  END IF;
  x <= temp;
END PROCESS
这里为什么temp会使x综合生成寄存器,而如果x <= b就不会。
怎么感觉x就是一根线连出去就可以了,

在clk'EVENT AND clk = '1'描述中的赋值操作会被综合器推断为时序逻辑,具体可以参考IEEE 1076.6

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