如何量化毛刺对动态性能的影响

目前再做一个DAC，查了一些书和论文，知道了DAC的输出电流毛刺会对DAC的动态性能（如SFDR)造成影响，但是应该如何量化这个影响？ 有相关的论文或公式吗？
谢谢

根据毛刺的脉冲宽度和高度，估算出毛刺的能量，如果能让每个转换毛刺的能量低于量化
噪声，那就可以忽略毛刺的影响，具体你可以去看看nick tan的书，里面有计算方法

谢谢！ nick tan的书是指“CMOS data converters for communications”
这本吗？ 还有我现在只是对一个电流源进行仿真，因此输出毛刺是由馈通和电荷注入引起的，不是输入码转换引起的，这种毛刺还是采取这种量化方法吗？

很难量化。作为一个粗略的模型，你可以计算每两个digits之间切换的时候，总的glitch power，然后用matlab做behavioral simulation. 但是版图之后每个cell到输出端的延时，还是没法在设计的时候预测，而这个延时以及相互之间的时间差对sfdr的影响也很大。
作为抛砖引玉，你可以看看我的硕士论文，哈哈

每个cell的glitch power低于noise，多个cell叠加的结果可能就超过噪底了

现在我只是刚把电流源做出来跑了一下tran，输出电流有毛刺，并不是输入码切换时产生的毛刺。我想知道这个毛刺应该限制到什么程度？ 另外求硕士论文具体题名
谢谢

Design of High-speed and Low-power DACs for Broadband Communication Systems
不是0->1，1->0切换的时候有毛刺那还会什么情况有毛刺，要么就是clock的feedthrough，这你肯定还仿真不到

就是馈通和电荷注入引起的，为什么仿真不到呢？ 我改变控制信号幅度，毛刺的大小会变化

对啊，digits不变，控制信号哪有变化幅度
你的clock又不是直接接在电流源的开关上的

我理解错了。请问在设计的时候需不需要对单个电流源仿真时因为digit在0和1之间切换引起的glitch进行优化，还是直接考虑所有digits切换时引起的glitch

需要优化，当然单个的glitch越小越好。至于需要小到什么程度，要整体做个模型仿真先预估一下

囧啊，我找不到你的那篇硕士论文，能不能给我个链接？
关于做模型预估，我只是个小本，还没有做过类似的东西，可以给我个大方向上的指导吗? 或者参考书目，论文也行
感激不尽

本科生啊，那不用研究这么深入，随便做做就行了，哈哈
或者温度计码多用几位
你可以看看这两篇paper：
Lin C and Bult K. A 10-b, 500-MSample/s CMOS DAC in 0.6 mm2. IEEE Journal of Solid-State Circuits, 1998, 33(12): 1948-58
Bastos J, Marques A M, Steyaert M S J, et al. A 12-bit intrinsic accuracy high-speed CMOS DAC. IEEE Journal of Solid-State Circuits, 1998, 33(12): 1959-1969.