技术问题：关于并口信号线上的毛刺

手头用一颗fpga，它接收来自计算机并口的数据：
计算机后面的DB25并口 -> 244和245芯片做的转接板 -> cyclone
发现cyclone里面电路的逻辑功能跑不通，
用SignalTap-II抓取后发现，
来自计算机并口的信号上出现了毛刺/干扰，
直接导致电路功能失效。
之前做逻辑的时候忽略了这一点，
不知道这个有木有啥法子能搞定之啊？
btw，
google搜“毛刺”都被盾，我日啊。

1种方法是示波器看看毛刺的长相，如果毛刺的脉冲宽度很窄，可以在信号线上并个小电容（比如10pf）到地来滤掉毛刺；
第2种方式就是你在code里多采集几次了，然后取出现概率比较大的情况咯

第1个的“窄”，不太好量化啊，
是<10ns就算“窄”了，还是<2ns才算是“窄”呢？
第2种方式，
就相当于是在rtl里面做个逻辑去进行采样和判断了吧？